KimB - Designer

Design Compiler Synthesis Directives HDL Compiler(Design Compiler) synthesis directive는 Synopsys의 HDL Compiler / Design Compiler 로 합성시에만 사용되는 Command입니다. 이 명령어는 Synopsys 사 외의 합성 툴에서는 무시됩니다. 형태 다음 4가지 형태로 시작합니다. // synopsys ... /* synopsys ... //$ ... //$S ... 사용가능한 Directives Directive Description async_set_reset async_set_reset_local async_set_reset_local_all dc_tcl_script_begin ... dc_tcl_scri..

Create clock Reference clock signal이 없는 clock signal을 선언할 경우 사용된다. 예를 들어 port의 입력으로 받는 clock signal이나 library의 output, clock이 아닌 두 signal이 combinational logic을 거쳐 만들어지는 clock의 경우 등이 이에 해당한다. Genetate clock Reference clock signal이 있는 clock signal을 선언할 경우 사용된다. 즉, 어떠한 reference를 dividing하거나 이 reference를 clock으로 사용하는 F/F을 통해 만들어지는 clock signal의 경우 generate clock으로 선언해주어야 한다. Clock Constraints Comma..