KimB - Designer

full_case module ex_3mux(input [1:0] s, output reg y); always @(*) begin case (s) 2'b00 : A Expression; 2'b01 : B Expression; 2'b10 : C Expression; endcase end endmodule 상기의 Verilog Code에서 Select Signal인 s의 경우의 수는 0~3 4가지입니다. 하지만 상기 Code에서는 3가지 경우만 기술되어 있죠. 이렇게 되면, Design compiler는 기술되지 않은 경우에 대해서 이전과 동일하게 출력 결과를 유지하기 위해, Latch Logic을 자동으로 삽입하게 됩니다. (일반적으로 상기와 같이 기술해서는 안되겠죠.) 하지만, fu..

Verilog에서 case 문의 합성 verilog에는 C/C++의 switch~case 와 유사한 case ~ endcase를 지원합니다. Function적으로는 문제 될 것이 없지만, 합성시에는 case 내의 모든 조건 비교 회로를 가정하는 logic이 추가됩니다. module ex_case(output reg [3:0] z, input [3:0] en); always@(*) begin z = 4'b0000; case (en) en[0] : z = 4'b0001; //첫번째 조건 en[1] : z = 4'b0010; //두번째 조건 en[2] : z = 4'b0100; //세번째 조건 en[3] : z = 4'b1000; //네번째 조건 endcase end endmodule 상기 모듈을 합성하게 되..