Notice
Recent Posts
Recent Comments
| 일 | 월 | 화 | 수 | 목 | 금 | 토 |
|---|---|---|---|---|---|---|
| 1 | 2 | 3 | 4 | 5 | ||
| 6 | 7 | 8 | 9 | 10 | 11 | 12 |
| 13 | 14 | 15 | 16 | 17 | 18 | 19 |
| 20 | 21 | 22 | 23 | 24 | 25 | 26 |
| 27 | 28 | 29 | 30 |
Tags
- SECDEC
- DesignCompiler
- synopsys
- C Element
- parallel_case
- HDL
- gray code
- DC
- gray conversion
- binary code
- SECDED
- 비동기회로
- Asynchronous
- dc directive
- Design Compiler
- 마크다운 적용
- code conversion
- systemverilog type
- C-Gate
- binary conversion
- Verification
- directive
- Synthesis
- generated_clock
- full_case
- SystemVerilog
- hdl compiler
- verilog
- created_clock
- muller-C
Archives
- Today
- Total
목록dc directive (1)
KimB - Designer
HDL Compiler Synthesis directives
Design Compiler Synthesis Directives HDL Compiler(Design Compiler) synthesis directive는 Synopsys의 HDL Compiler / Design Compiler 로 합성시에만 사용되는 Command입니다. 이 명령어는 Synopsys 사 외의 합성 툴에서는 무시됩니다. 형태 다음 4가지 형태로 시작합니다. // synopsys ... /* synopsys ... //$ ... //$S ... 사용가능한 Directives Directive Description async_set_reset async_set_reset_local async_set_reset_local_all dc_tcl_script_begin ... dc_tcl_scri..
Synopsys-DC/Directives
2020. 10. 3. 21:02