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Verilog에서 case 문의 합성 verilog에는 C/C++의 switch~case 와 유사한 case ~ endcase를 지원합니다. Function적으로는 문제 될 것이 없지만, 합성시에는 case 내의 모든 조건 비교 회로를 가정하는 logic이 추가됩니다. module ex_case(output reg [3:0] z, input [3:0] en); always@(*) begin z = 4'b0000; case (en) en[0] : z = 4'b0001; //첫번째 조건 en[1] : z = 4'b0010; //두번째 조건 en[2] : z = 4'b0100; //세번째 조건 en[3] : z = 4'b1000; //네번째 조건 endcase end endmodule 상기 모듈을 합성하게 되..